SK hynix придумала энергоэффективные и компактные ядра H-TPU для сверхбыстрых SSD будущего

Компания SK hynix представила архитектуру H-TPU (Hynix Transaction Processing Unit, не путать с Google TPU), разработанную для снижения нагрузки на универсальные процессорные ядра в будущих SSD-контроллерах. Ядра H-TPU предназначены исключительно для выполнения низкоуровневых и повторяющихся задач, включая обработку команд чтения и записи, управление метаданными и контроль буфера. Это разгрузит основной процессор, который продолжит отвечать за более сложные задачи, такие как управление политиками хранения данных, восстановление после ошибок и обработка исключительных ситуаций. H-TPU потребляют около 2,5 % энергии и занимают примерно 4 % площади кристалла по сравнению с универсальными CPU.

SK hynix отметила, что процессоры в контроллерах SSD достигли своих пределов с точки зрения энергопотребления и занимаемой площади. В представленной компанией на Международной конференции по проектированию SoC (ISOCC 2026) презентации отмечено, что пропускная способность интерфейса PCIe удваивается с каждым новым поколением, тогда как тактовая частота и управляющие возможности CPU в составе контроллеров растут гораздо медленнее.

Эта проблема особенно остро стоит в сегменте SSD корпоративного класса. В условиях растущей конкуренции по показателю IOPS увеличение числа процессорных ядер в контроллерах стало общепринятой практикой, однако это привело к росту энергопотребления и увеличению площади кристалла. Например, контроллер Marvell Bravera SC6 с поддержкой PCIe 6.0, содержит 16 ядер: 12 ядер Cortex-R82, три ядра Cortex-M7 и одно ядро Cortex-M3. Предшественник Bravera SC5 (PCIe 5.0) имеет лишь 11 ядер.

Архитектура H-TPU базируется на четырёхступенчатом конвейере с последовательным выполнением команд (in-order execution) и не поддерживает суперскалярность или внеочередное выполнение. H-TPU — программируемый процессор, специализирующийся на управлении потоками данных в SSD и обработке транзакций. H-TPU распределяет специфические для работы с данными операции между более чем 100 компактными вычислительными элементами. Каждый такой блок отвечает за выполнение одной конкретной задачи. Ядра, не задействованные в текущей операции I/O, переходят в режим минимального энергопотребления.

Преимущество такого подхода заключается не только в снижении энергопотребления контроллера. Перенос обработки команд на специализированные блоки высвобождает основные Arm-ядра для выполнения задач прошивки, которые с трудом поддаются распараллеливанию. Кроме того, это позволяет масштабировать контроллер для поддержки большего числа каналов NAND-памяти без увеличения размера или энергопотребления основной вычислительной подсистемы, пишет Blocks & Files.

Подход сам по себе не является принципиально новым. Например, Phison в рамках концепции CoXProcessor объединил в контроллере X1 два ядра Arm Cortex-R5 и 32 «микроядра», каждое из которых предназначено для выполнения одной-двух конкретных задач. H-TPU от SK hynix развивает и масштабирует эту идею. В патенте, поданном компанией ещё в ноябре 2020 года, описывается архитектура, в которой CPU отвечает за управление (control plane), а множество небольших сопроцессоров формируют уровень I/O (I/O plane), отвечая за приём данных от хоста, работу с кешем, энергонезависимой памятью и адресами, образуя I/O-конвейер.

В дальнейшем компания планирует развивать аппаратную автоматизацию (HWA). В рамках концепции HWA простые, но трудоёмкие задачи по управлению хранилищем данных — обработка повторяющихся команд, поиск адресов, копирование информации во временные буферы и т.п. — полностью передаются специализированным аппаратным схемам, которые выполняют их автоматически для повышения предсказуемости времени завершения операций. В корпоративных SSD, где требуется высокий показатель IOPS, стабильность времени завершения операций I/O особенно критична. В свою очередь, CPU и H-TPU используются только для задач высокого уровня: например, для обработки исключительных ошибок или принятия критически важных управляющих решений.

Также планируется использование H-TPU в рамках совместного с NVIDIA проекта Storage Next с целью уменьшения гранулярности доступа к NAND-памяти примерно до 512 байт (что меньше действующих стандартов), оптимизируя работу системы для ИИ-задач. H-TPU найдёт применение в контроллерах для устройств серии AIN. Кроме того, H-TPU предполагается интегрировать в память типа High Bandwidth Flash (HBF), выпуск которой намечен на следующий год.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER. | Можете написать лучше? Мы всегда рады новым авторам.

Источники: